Die integrierte Multi-DSPLL-Technologie verringert das Leiterplattenmaß und BOM durch Verringerung des Bedarfs an zusätzlichen externen Bauteilen. Die 3 DSPLL können jede beliebige Kombination von geringem Jitter SyncE und IEEE-1588-konformen Synchronisierungs-Taktgebern gleichzeitig erzeugen.
Das Si5348 erfüllt die Jitter-Spezifikationen von 25 G, 40 G und 100 G PHYs ohne Weiteres, so dass keine Notwendigkeit für zusätzliche Bauteile besteht.
Einfache, intuitive Konfiguration und Anpassung mit der ClockBuilder Pro Software Suite von Silicon Lab.