Alliance Memory SDRAM 128MBit 8 M x 16 DDR 166MHz 16bit Bits/Wort 5.4ns TSOP 54-Pin, 3 V bis 3,6 V
- RS Best.-Nr.:
- 230-8440
- Herst. Teile-Nr.:
- AS4C8M16SA-7TCN
- Marke:
- Alliance Memory
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Stück | Pro Stück | Pro Schale* |
|---|---|---|
| 108 - 216 | 2,40 € | 259,20 € |
| 324 - 432 | 2,306 € | 249,05 € |
| 540 - 972 | 2,294 € | 247,75 € |
| 1080 - 1944 | 2,141 € | 231,23 € |
| 2052 + | 2,038 € | 220,10 € |
*Richtpreis
- RS Best.-Nr.:
- 230-8440
- Herst. Teile-Nr.:
- AS4C8M16SA-7TCN
- Marke:
- Alliance Memory
Technische Daten
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Produktdetails
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | Alliance Memory | |
| Speicher Größe | 128MBit | |
| SDRAM-Klasse | DDR | |
| Organisation | 8 M x 16 | |
| Datenumfang | 166MHz | |
| Datenbus-Breite | 16bit | |
| Adressbusbreite | 12bit | |
| Anzahl der Bits pro Wort | 16bit | |
| Zugriffszeit max. | 5.4ns | |
| Anzahl der Wörter | 8 M | |
| Montage-Typ | SMD | |
| Gehäusegröße | TSOP | |
| Pinanzahl | 54 | |
| Abmessungen | 22.35 x 10.29 x 1.2mm | |
| Höhe | 1.2mm | |
| Länge | 22.35mm | |
| Breite | 10.29mm | |
| Betriebstemperatur max. | +70 °C | |
| Arbeitsspannnung min. | 3 V | |
| Betriebstemperatur min. | 0 °C | |
| Arbeitsspannnung max. | 3,6 V | |
| Alle auswählen | ||
|---|---|---|
Marke Alliance Memory | ||
Speicher Größe 128MBit | ||
SDRAM-Klasse DDR | ||
Organisation 8 M x 16 | ||
Datenumfang 166MHz | ||
Datenbus-Breite 16bit | ||
Adressbusbreite 12bit | ||
Anzahl der Bits pro Wort 16bit | ||
Zugriffszeit max. 5.4ns | ||
Anzahl der Wörter 8 M | ||
Montage-Typ SMD | ||
Gehäusegröße TSOP | ||
Pinanzahl 54 | ||
Abmessungen 22.35 x 10.29 x 1.2mm | ||
Höhe 1.2mm | ||
Länge 22.35mm | ||
Breite 10.29mm | ||
Betriebstemperatur max. +70 °C | ||
Arbeitsspannnung min. 3 V | ||
Betriebstemperatur min. 0 °C | ||
Arbeitsspannnung max. 3,6 V | ||
Der Alliance Memory 128 Mb SDRAM ist ein synchroner Hochgeschwindigkeits-CMOS-DRAM mit 128 Mbit/s. Er ist intern als 4 Bänke mit 2M Word x 16 DRAM mit synchroner Schnittstelle konfiguriert (alle Signale werden an der positiven Flanke des Taktsignals CLK registriert). Lese- und Schreibzugriffe auf den SDRAM sind Burst-orientiert
Die Zugriffe beginnen an einem ausgewählten Ort und fahren für eine programmierte Anzahl von Orten in einer programmierten Reihenfolge fort. Die Zugriffe beginnen mit der Registrierung eines Bank Active-Befehls, dem dann ein Lese- oder Schreibbefehl folgt.
Automatische Aktualisierung und Selbstaktualisierung
4096 Aktualisierungszyklen/64 ms
CKE-Abschaltmodus
Einfaches +3,3-V-D2,3-V-Netzteil
Schnittstelle: LVTTL
4096 Aktualisierungszyklen/64 ms
CKE-Abschaltmodus
Einfaches +3,3-V-D2,3-V-Netzteil
Schnittstelle: LVTTL
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